编者按色 阁

在不久之前，咱们曾露馅，复旦大学微电子学院的周鹏讲授，包文中商讨员及信息科学与工程学院的万景商讨员，改进地建议了硅基二维异质集成叠层晶体管期间。

该期间诈欺进修的后端工艺将新式二维材料集成在硅基芯片上，并诈欺两者高度匹配的物理特色，得胜遣散4英寸大鸿沟三维异质集成互补场效应晶体管。

该期间恶果的著述发表在nature electronics，并受到众人平日存眷。在这里，咱们把著述全文翻译，供众人参考。

序言

大鸿沟集成电路的特征尺寸减轻依赖于新式材料、器件架构和工艺过程的握续改进，大数据和即时数据的传输渐渐成为信息期间发展的主要趋势。

现在也曾建议了诸如鳍型场效应晶体管（FinFET）、全栅（GAA）以及垂直堆叠的叉片和CFET器件等神秘的器件架构，减轻晶体管的尺寸可加多集成密度并提升性能。其中，CFET架构（PMOS和NMOS器件垂直堆叠并由团结群众栅极适度）已被阐扬不错减少42-50%的面积，性能提升7%，与传统的互补金属氧化物半导体（CMOS）器件比较，资本裁汰了12。

因此，它提供了将摩尔定律进一步彭胀到1nm节点以下的浩瀚应用前途。

最近，Intel公司报说念的3D堆叠GAA n/p-Si纳米带CMOS展示了开端进的Si工艺期间，其自满出高集成密度和优异的短沟说念适度智商。这种3D/3D堆叠CFET架构是硅器件中的一个了不得的打破。

相关词，硅基的CFET濒临好多制造挑战，举例复杂的工艺过程、对热预算的非凡条款、源极和漏极外延助长的清贫以及电子/空穴迁徙率失配和阈值电压（VTH）调谐的抵偿。为了通过双金属栅极诊治阈值电压，不行幸免地需要非凡的光刻、蚀刻和千里积工艺，这使得工艺极端复杂。

在电子器件中使用二维半导体的商讨也曾开端从单一器件的使命过渡到IC的设备。相关词，在将二维系统引入IC行业之前，仍有好多挑战需要处理，包括晶圆级制造、性能匹配、，将2D半导体并入硅互补金属氧化物半导体基IC是一种替代措施，可用于弥合新兴材料与工业应用之间的差距。相关词，这需要与传统硅期间兼容的2D材料的器件架构和集成措施。

在本文中，咱们建议了一种异质CFET架构，它团结了晶圆级绝缘体上硅（SOI）pFET和二硫化钼（MoS2）nFET。SOI期间当然概况拦截短沟说念效应（SCE），裁汰寄生电容，并具有优异的亚阈值特色和与当代硅工艺的皆备兼容性，全销耗SOI（FD-SOI）期间也曾用于先进的VLSI电路，低至22 nm和14 nm期间节点。

另一方面，2D半导体在超大鸿沟CMOS、光电子和传感器中自满出致密的后劲由于其原子厚度、丰富的带结构和高的名义与体积比。MoS2中的电子迁徙率与硅中的空穴迁徙率相似，不错使用化学气相千里积（CVD）在晶片鸿沟上合成高质料的MoS2，并在低温下转移。

咱们通过迁徙率匹配（具体地，通过聘用MoS2层的厚度）缓解nFET/pFET中电子和空穴之间的迁徙率失配问题，堆叠的n/p金属栅极，并引入非凡的适度栅极。

咱们使用该措施创建了一个SOI–MoS2 CFET反相器，在电源电压（VDD）为3V时电压增益高达142.3，在100 mV的低VDD时电压增益为1.2，功耗为64 pW。咱们还通过设备SOI–MoS2 CFETs的4英寸制造工艺来考证该措施的制造后劲。

1.基于SOI的CMOS工艺平台研发

1.1 器件结构

图1a自满了CFET的暗示性3D器件结构，其中顶部MoS2用作n沟说念，SOI中底部p掺杂Si用作p沟说念。图1b给出了相应的等效电路图。

nFET和pFET分享一样的栅极，况兼它们的源极通过金属互联。衔接的pFET和nFET酿成3D集成CMOS反相器。群众栅极用作输入端口，nFET和pFET的衔接漏极用作输出端口。

此外，pFET和nFET的源极区别用电源电压（VDD）和GND偏置。两个晶体管的另一端通过电介质层电疏忽。由于这种3D堆叠结构，集成密度不错权臣提升。图1c和d区别自满了转移工艺之前的4英寸SOI晶片和4英寸MoS2晶片，该晶片具有制造的底部pFET阵列。

图1e是晶圆级MoS2薄膜转移过程的暗示图，其中整个这个词4英寸MoS2从启动蓝对峙衬底上剥离并转移到SOI衬底上。MoS2的助长需要极端高的温度（650℃），可是转移过程的温度相等低（130℃），这对底部Si器件的退化不错忽略不计。

这种低温转移工艺也与传统Si CMOS工艺过程中的BEOL工艺皆备兼容。图1f是光学显微镜下3D堆叠SOI- MoS2和放大CFET单位的制造晶片。

图1g自满了CFET的横截面暗示图。具有不同放大倍数的橙色点矩形区域的相应横截面TEM图像如图1h-j所示。如图1h中的低倍率图像所示，不错不雅察到堆叠结构，从上到下的三个暗玄色层区别对应于nFET的源极、群众栅极和pFET的栅极。

图1i自满了图1h中深橙色矩形区域的伪着色堆叠结构，明晰地自满了nFET和pFET的金属战争区域以及中间群众栅极。此外，还不错不雅察到战争区处的MoS2和Si以及两个衔接的栅极氧化物（HfO2）层。

图1j自满了图1i中黄色矩形区域的放大图像。在nFET的战争区，不雅察到具有清亮层状结构的三层（3L）MoS2。图1k中的拉曼光谱自满了MoS2的三个特征峰，平面内振动口头位于381.8 cm-1，平面外振动口头位于405.0 cm-1，M1口头位于450.1 cm-1。E2g和A1g之间的频率差约为23.2 cm-1，对应于3L- MoS2，这与TEM表征的遣散一致。

此外，关于SOI，位于517.9 cm-1的拉曼峰归因于晶体Si，这标明了SOI衬底中顶部Si的结晶特色。

图 1 3D堆叠CFET的暗示图和特色。a、 SOI-MoS2异质3D堆叠CFET的暗示图，其中MoS2用作nFET的沟说念，SOI晶片的顶部p-Si用作pFET的通说念，HfO2当作nFET和pFET两者的高k电介质层。中间栅极充任nFET和pFET分享的群众栅极。

b、 相应的等效电路图。c、 SOI和d. MoS2 4英寸晶片的光学图像。e、 在SOI衬底顶部转移MoS2的晶圆级工艺。

f、 MoS2转移后3D堆叠CFET晶片的光学图像和CFET器件的放大图像（比例尺：50μm）。g、 a中3D堆叠CFET的横截面暗示图。h、3D堆叠CFET结构的横截面扫描透射电子显微镜（STEM）图像。

i、深橙色矩形中堆叠区域的放大伪着色图像j、i中黄色矩形中的放大图像。k、nFET沟说念中得回的少数层MoS2的归一化拉曼光谱，以及pFET沟的拉曼峰

1.2 工艺过程与器件制备

SOI基pFET的制造。使器具有100nm厚的顶部Si层和145nm BOX（SiO2）的SOI来制造pFET。当先，进行光刻和湿蚀刻（TMAH:H2O＝2:5体积）以适度有源区和沟说念。然后，采纳离子注入BF2来酿成有源区的p+掺杂，随后在950°C下进行快速热退火以激活。

使用电子束挥发器（EBE）在有源区上的金属千里积（Ti/Au:20nm/80nm）来酿成源极/漏极战争，然后在300°C下快速热退火10分钟以得回更好的战争性能。随后，通过ALD千里积20nm HfO2，通过EBE千里积60nm Au，区别酿成栅极电介质和栅极电极。

晶圆级MoS2的合成。使用典型的CVD工进行单层MoS2助长。经常，将4英寸蓝对峙衬底置于石英管的卑劣。将MoO3粉末（Alfa Aesar，99.95%）和硫粉末（Alpha Aeser，99.999%）置于不同的温度适度区域。在650°C和180°C下用氩气当作载气区别加热粉末后，最终在大气压下在10分钟硫化时辰内在蓝对峙衬底上得回连气儿的1L- MoS2薄片。

晶圆级MoS2的转移。在晶圆级的MoS2单独合成后，进行CVD 1L- MoS2逐层堆叠，以得回特定数目的MoS2，然后在给定的基底上真空转移一丝MoS2，区别旋涂到合成的4英寸MoS2/蓝对峙衬底上，并在180°C下对每层光致抗蚀剂进行3分钟的背衬。

其次，将热开释带（TRT）稳重地附着在光致抗蚀剂的名义上，将制成的TRT/光致抗蚀剂/ MoS2/蓝对峙样品在室温下浸入去离子水中10分钟。

然后从去离子水中取出样品，并将TRT/光刻胶/ MoS2层从蓝对峙衬底上机械剥离。第三，然后将具有TRT/光致抗蚀剂的第一层MoS2（L1）堆叠并压在蓝对峙样品上的下一合成裸MoS2的顶部，然后重迭上述浸渍和剥离过程以得回双层MoS2。

然后通过重迭第三体式得回具有TRT/光致抗蚀剂的三层MoS2。第四，通过在130°C下加热30分钟以开释TRT，在真空转移室中将带有TRT/光致抗蚀剂的三层MoS2转移到靶向4英寸SOI衬底上。

终末，将MMA/PMMA光致抗蚀剂循序在丙酮和异丙醇中洗掉，然后将4英寸3L- MoS2/SOI样品在真空（~10-3 Pa）下在200°C下退火2小时，以提升转移的MoS2和SOI衬底之间的粘附力。

2.器件的电学表征遣散

2.1 SOI- MoS2-CFET电特色自满出高性能

在本使命中，咱们对制备出的器件进行了电学测量表征，并索取出枢纽的参数，包括开态电流、开关比和亚阈值摆幅等。图2a、b自满了具有一样沟说念尺寸的代表性nFET和pFET器件的传输和输出特色，其中沟说念宽度和长度区别为10μm和16μm。n型（MoS2）和p型（p-Si）晶体管通过中间群众栅极自满出优异的可控性。

当群众栅极（VCG）的电压从-4V扫描到+3V时，MoS2 nFET的漏极电流（ID）在室温下在0.5V漏极偏置（VD）下从约1pA加多到3.43μA，而SOI pFET的从31.7μA裁汰到45pA。nFET和pFET的ION/IOFF电流比区别为3.43 x 106和7.04×105。此外，通过Y函数措施索取场效应迁徙率μFET， nFET和pFET的索取μFET区别为33 cm? V-1 s-1和85 cm? V-1s-1。

此外，nFET和pFET的亚阈值摆幅（SS）区别为160.4mV/dec和147.8mV/dec。通过减小栅极氧化物和沟说念的厚度不错进一步改善SS。如图2b中的ID-VD特色所示，这两种器件都自满出致密的输出富饶，并伴有及格的跨导，这关于进一步提升反相器和电路的增益，从而提升噪声容限相等蹙迫。

图2c自满了当作输入电压（VIN）函数的CFET反相器的电压传输特色和相应的电压增益，电源电压（VDD）鸿沟为0.5 V至3.0 V。当VIN为低（逻辑“0”）时，输出电压（VOUT）为高（逻辑“1”），当VIN加多（逻辑“2”）时VOUT被下拉至低电平（逻辑“3”），展示了逻辑反相器功能。VDD隔邻的高VOUT和0.1mV隔邻的低VOUT标明两个FET之间的致密电压匹配偏执低走电流。

电压增益跟着VDD的加多而加多，况兼在VDD＝3V时达到142.3V/V的峰值。此外，过渡电压（VM）自满出朝向正VIN的右移趋势。为了裁汰电路的功耗，需要裁汰VDD。

因此，还商讨了VDD减轻时反相器增益的变化。图2c的插图自满了CFET反相器在300 mV和100 mV的低VDD下的电压传输特色。在100 mV最小VDD下，逆变器产生1.2 V/V的增益，这是确保反相器使命的尽人皆知的基准，自满了咱们的CFET在超低电压应用中的后劲。

据咱们所知，这里报说念的这种超低使命电压从未被报说念用于基于2D半导体的3D集成电路。此外，这种用于电路操作的超低电源电压也与进修的Si CMOS期间中的创记载低水平极端。

低电源电压关于裁汰电路功耗至关蹙迫。CFET反相器的静态电流（IDD）和静态峰值功耗如图2d所示。跟着VDD的裁汰，IDD权臣裁汰。静态功耗由P=VDD×IDD界说，并在过渡区达到峰值。如图2d插图所示，VDD从3 V裁汰到100 mV导致功耗裁汰约1.9×104倍。100 mV VDD下的功耗仅为64 pW，这是基于2D TMD的反相器的最好阐扬值之一。

当作VDD函数的电压增益与其他使命的比较如图2e所示。咱们的CFET反相器具有优异的增益和低电压操作智商。咱们的器件的反相器增益比基于MoS2电阻器的nMOS反相器或其他基于MoS2的异质CMOS反相器的增益高几倍，况兼在每个VDD处都是最高值。

松岛枫av

此外，与2D-2D集成CFET（橙色虚线）比较，咱们的反相器增益在每个VDD处都要高得多，在3V的VDD处毛糙高14.5倍。插图自满了VDD＜0.5V时的细节，咱们的反相器在创记载的低VDD（100mV）下自满出高增益。除了优异的开关性能外，与基于其他2D材料的CFET比较，咱们的CFET反相器还具有晶圆级集成智商。

一方面，SOI期间也曾进修，并在当代集成电路中被平日采纳。另一方面，具有可控厚度的晶圆级转移CVD MoS2相等相宜大面积集成，况兼由于其低热预算转移工艺，与当代硅工艺皆备兼容。

图 2顶层nFET和底层pFET以及异质CFET反相器电学性能。a、 MoS2 nFET和SOI pFET的ID-VCG传输特色。b、 MoS2 nFET和SOI pFET的ID-VD输出特色。

c、 在VDD=0.5V-3.0V下，CFET反相器的电压传输特色和增益，插图自满了在极低VDD=0.3V和0.1V。d、CFET反相器使命的情况。插图自满了峰值功耗跟着VDD的裁汰而裁汰。

e、先进硅基CFET和2D半导体基逻辑反相器在不同电源电压下的电压增益比较。插图自满了低电源电压时的特写。

2.2 SOI-MoS2 CFET中的nFET/pFET均衡问题和处理有盘算

CMOS电路的操作条款nFET和pFET在驱动智商和走电流方面保握均衡。Si中的电子迁徙率远高于空穴迁徙率。为了抵偿迁徙率各异，pFET的宽度经常是nFET的两倍，以均衡传统Si CMOS中的nFET/pFET驱动智商，如图所示。这裁汰了电路集成密度。

另一方面，nFET和pFET的VTH也应匹配，以便具有可比较的走电流和On/OFF电流比。在传统的Si-CMOS中，这经常通过在nFET和pFET中使用不同的金属栅极材料来遣散，这需要屡次光刻和复杂的工艺体式。

与传统的Si CMOS比较，SOI-MoS2 CFET具有更好的nFET/pFET均衡智商。多层MoS2和Si之间的载流子迁徙率和能带隙很好地匹配，如图3c所示。

凭证最近的阐扬，多层MoS2的电子迁徙率约为10-100 cm? V-1 s-1，这与Si沟说念中的空穴迁徙率匹配，并确保了兼容的驱动电流。顶部使用氧化物半导体的CFET是一个酷好的替代有盘算，因为氧化物半导体的径直千里积不错简化工艺。

相关词，考虑到带隙、迁徙率和MoS2晶体管的缩放智商的匹配，咱们使命中建议的Si- MoS2是先进期间节点最有诱导力的处理有盘算之一。此外，咱们的CFET架构不错权臣减少SOI- MoS2 CFET中的器件面积并提升集成密度，因为nFET和pFET中的宽度是长入的，如图3b所示。此外，用于VTH调谐的nFET和pFET中的不同金属栅极不错通过具有单个光刻体式的3D堆叠工艺粗略地酿成。

SOI- MoS2 CFET顶用于均衡nFET和pFET的非凡栅极（VTG）位于MoS2 nFET通说念顶部，见图3b。区别千里积20nm HfO2和40nm Au当作栅极电介质和栅极电极。通过改革VTG，不错通过界面耦合效应来调制顶部MoS2 nFET的VTH。图3d自满，跟着VTG从-4V加多到3V，MoS2 nFET的VTH从1.2V裁汰到-3.8V。由于n/pFET均衡更好，nFET VTH的调制将反相器的增益进一步提升到177.2V/V。

通过VTH的调谐，反相器的噪声容限也权臣提升。图3e自满，跟着VTH从3V变为-4V，CFET的总噪声容限从73.1%提升到91.5%。大的噪声容限有意于CFET在低电源电压下的可靠操作。非凡的栅极还不错用于在高操作速率和低功耗口头之间切换电路。这是通过VTG调制MOSFET的导通和截止景色电流来遣散的。

跟着VTG从-4V加多到3V，导通景色电流从80.7 nA飞腾到11.5μA，使命频率更高，如图3f所示。这种情况的折衷是断开电流加多，导致更高的功耗。SOI的全局背栅（VBG）也可用于调制pFET的VTH，访佛于传统SOI CMOS中的VTH。不错将VBG和VTG的使用团结到CFET的操作中，以进一步提升性能。

图3.SOI-MoS2 CFET在nFET/pFET均衡方面的上风。a、 b。比较传统Si CMOS（a）和SOI-MoS2异质CFET（b）的暗示图。c、各式2D材料、超薄体（UTB）半导体和氧化物半导体之间的能带隙和载流子迁徙率的比较。d、 VTG对nFET的VTH和反相器增益的调制。

e、 VDD=3 V 时，VTG对反相器噪声容限的影响。f、VTG对nFET导通和截止景色电流的调制。

3. MoS2 / Si当作“一步”光电系统的应用

SOI-MoS2 3D堆叠结构也可用于其他应用。团结判辨的MoS2的高量子效力和反相器的高增益，SOI- MoS2 CFET不错将具有不同强度和波长的光信号径直退换为数字电信号。在传统的光电子系统中，使用多个组件来遣散这种功能，如图4a所示。

入射光信号当先由光电检测器（PD）退换成电信号。之后，弱电信号由跨阻抗放大器（TIA）增强。TIA的输出经常是模拟信号，其振幅受到光强度和波长的热烈影响。波形整形器还用于将该模拟信号退换为数字信号。

使用SOI- MoS2 CFET，光信号径直退换为数字信号，而不受强度和波长的影响。这是通过MoS2的高量子效力和SOI- MoS2 CFET的高增益遣散的，如图4a所示。在照明下，由于光疏导栅极效应，判辨的MoS2沟说念自满出负的VTH偏移。MoS2 nFET的VTH位移热烈地由光强度和波长决定，况兼由于更强的采纳总共，在更短的波长下更清亮，见图4b。

违反，具有长波长的光在薄MoS2膜中的采纳较差，因此引起较少的VTH偏移。VTH上的光强度调制访佛。跟着光强度的加多，由于更强的光疏导栅极效应，VTH裁汰得更多，如图4c所示。

MoS2 nFET中VTH的偏移导致SOI- MoS2 CFET反相器中VM的偏移。图4d自满了反相器在各式光波长下的VIN-VOUT弧线。在较短的波长下，由于下拉晶体管（nFET）的更强驱动智商，VM的负偏移更大。

当用作“一步”光电子器件时，SOI- MoS2 CFET的群众栅极被偏置在VM隔邻，VM位于反相的旯旮。如图4a下图所示，跟着VM的眇小裁汰，反相器的输出从“1”下落到“0”。由于反相器的高增益，逻辑景色的退换发生在强光或弱光反应下。

如图4e所示，CFET的偏置电压为VIN=-500 mV，VDD=3 V。聘用VIN值是为了将反相器的VOUT成立为高电平，并在灰暗中围聚VM。当灯周期性地掀开和关闭时，VOUT周期性地区别变为低逻辑电柔顺高逻辑电平，电压舞动较大。

遣散阐述，咱们的建造不错一步将光信号退换为数字信号。与传统的光电系统比较，这种“一步”的安设更为紧凑和经济。更进一步，咱们还阐扬，咱们的SOI- MoS2异质CFET不错进一步用作气体传感器，以检测NO2和NH3，因为MoS2和Si对这种氧化气体和收复气体具有高贤慧度。

图4.SOI- MoS2-CFET当作“一步”光电器件的应用。a、将传统光电系统与SOI -MoS2- CFET当作一步光电探伤器进行比较的暗示图。b、在669μW cm-2的恒定光强下，不同波长（1000 nm-400 nm）对MoS2 nFET的VTH的影响。

c、 固定波长为700 nm的不同光强度（暗-669μW cm-2）对MoS2 nFET的VTH的影响。d、 在669μW cm-2的恒定光强下，不同波长（1000 nm-400 nm）对SOI- MoS2逆变器传输特色的影响。

e、 SOI- MoS2 CFET反相器的输出波形自满在光脉冲下具有大电压舞动的数字信号。

4.论断

在本技俩中，咱们报说念了一种包含SOI基pFET和MoS2基nFET的3D堆叠异质CFET。咱们的SOI–MoS2 CFET反相器在VDD=3 V时的电压增益为142.3，这优于基于全硅CMOS或全2D材料的报说念的CFET。

在VDD=100 mV时，咱们的CFET自满出1.2的电压增益和低至64 pW的功耗，使其在低功耗应用中具有竞争力。SOI–MoS2 CFET还提供了无邪的nFET/pFET均衡智商，具有致密匹配的迁徙率、用于堆叠n/p金属栅极的粗略工艺以及用于VTH调谐的非凡顶栅。咱们的CFET还不错用于制造紧凑的一步光电系统，其中光信号在单个建造内径直退换为电数字信号，以及用于检测NO2和NH3的气体传感器。

另一方面，咱们还设备了一种4英寸晶圆级集成期间，该期间将进修的SOI工艺与CVD助长的MoS2的低温转移相团结。SOI期间由于其缩放智商，已平日应用于先进的超大鸿沟集成（VLSI）电路中。

因此，咱们的SOI–MoS2异质集成措施可用于设备具有高3D面积效力、低加工难度、低功耗和新颖功能的商用器件色 阁，并为将2D半导体从施行室过渡到业界提供了一条实用道路。